01핵심 개요
| 항목 | 내용 |
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| 보도 출처 | 디인포메이션 최초 보도 → 로이터 인용 (구글·삼성 모두 코멘트 거부, 미확정) |
| 실제 거론 범위 | TPU 전체 아님 → 메모리 인터페이스 컴포넌트를 삼성 2nm로 생산하는 방안 |
| 메인 연산 다이 | 여전히 TSMC 가능성 높음 (차세대 TPU 코드명 '아이스피시') |
| 핵심 메시지 | "일부"라도 그 일부가 병목 구간이면 전략적 가치 큼 |
| 삼성의 차별점 | HBM·D램·낸드·컨트롤러·파운드리·패키징을 한 회사 안에서 보유 |
02핵심 내용 구조
- 헤드라인 "삼성이 구글 TPU 생산" → 정확히는 TPU의 한 조각(메모리 인터페이스) 거론, 수주 확정 아님 (0:24 딥링크)
- PPA(성능·전력·면적) 관점에서 TSMC가 압도적 → 팹리스가 TSMC 선호 → 메인 컴퓨트 다이 탈환은 비현실적
- 그러나 AI 칩의 실제 성능은 메모리 인터페이스(데이터 통로) 가 좌우 → 삼성 거론 위치가 정확히 병목 (1:27 딥링크)
03기술적 맥락 — 레티클 한계와 칩렛
- 레티클 리밋: 노광 장비가 한 번에 찍는 최대 칩 크기 ≈ 858㎟ (4:13 딥링크)
- 엔비디아 볼타(GV100) 다이 815㎟ → 이미 단일 다이가 물리적 한계 근접 → A100·H100·블랙웰 모두 800㎟대
- 단일 다이 확대 불가 → 기능별로 칩을 잘게 쪼갠 뒤 다시 붙이는 칩렛 구조로 전환
04칩렛이 유리한 4가지 이유
| 이유 | 설명 |
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| 수율 | 거대 단일 다이는 결함 1개에 전체 폐기 → 작게 쪼개 정상품만 조립 (2:33 딥링크) |
| 공정 최적화 | 모든 블록에 비싼 2nm 불필요 → 아날로그·IO는 검증된 공정으로 단가 절감 |
| 메모리 병목 | 연산 속도만큼 데이터 공급 못 따라옴 → 통로 설계가 실성능 결정 (10:01 딥링크) |
| 공급망 분산 | TSMC 한 곳 집중 = 케파 병목 → 삼성·인텔 거론은 공급망 다변화 전략 |
05전략적 의미 — 삼성의 기회
- "왕좌(메인 다이) 탈환"이 아니라 길목(메모리 인터페이스·IO·베이스 다이·패키징) 선점 전략
- 첨단 패키징(이입비·포베로스)이 후공정 → 시스템 설계 핵심으로 격상
- 삼성 강점: 메모리가 시스템 어디서 막히는지 오래 관찰한 유일한 "메모리 보유 파운드리" (5:18 딥링크)
06현황 및 전망
- 확정된 것 없음 — TSMC가 자사 패키징 내 직접 흡수 가능, 인텔·OSAT도 같은 길목 경쟁
- 의미는 "확정 여부"보다 AI 반도체가 칩렛·메모리 병목 시대로 이동한다는 방향 신호
- 침내 시대에는 "자리(위치)가 곧 값" — 외곽 40평보다 노른자 25평
07용어 사전
| 용어 | 한줄 설명 | 비유/예시 |
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| TPU | 구글이 만든 AI 전용 연산 칩 | 구글판 GPU |
| 칩렛(Chiplet) | 큰 칩을 기능별로 쪼갠 작은 조각 | 레고 블록처럼 나눠 조립 |
| 레티클 리밋 | 노광 장비가 한 번에 찍는 최대 칩 크기 | 복사기가 찍는 최대 종이 크기 |
| 메모리 인터페이스 | 연산부와 메모리를 잇는 데이터 통로 | 슈퍼카가 달릴 도로 |
| HBM | 칩에 바짝 붙인 초고속 적층 메모리 | 책상 위 손 닿는 메모지 더미 |
| PPA | 성능·전력·면적 종합 경쟁력 지표 | 연비·출력·크기 종합 점수 |
| 다이(Die) | 웨이퍼에서 잘라낸 칩 한 조각 | 와플 한 칸 |
| 첨단 패키징 | 여러 다이를 한 칩처럼 묶는 후공정 기술 | 조각을 붙여 완성품 만들기 |