01핵심 개요
| 항목 | 내용 |
|---|---|
| 주제 | AI 서버용 PCB가 단순 부품에서 시스템 핵심 인프라로 격상 |
| 촉발 요인 | 엔비디아 베라루빈·카이버 렉, 케이블리스 설계, 800VDC 전력 구조 |
| 핵심 변화 | 케이블 → PCB 내부 라우팅, 층수 20~30층 → 최대 100층대 |
| 시장 의미 | "싸게 많이 찍는 산업" → "정밀도·수율 관리하는 반도체형 산업" |
| 수혜 밸류체인 | 완성기판·CCL 소재·HVLP 동박·패키지 기판 4축으로 분화 |
02왜 PCB가 핵심이 되었나 (구조 변화)
GPU가 많아질수록 진짜 병목은 GPU 안이 아니라 GPU 바깥(GPU↔스위치, 전원부↔연산부 경로)에서 발생. 신호는 더 빨라지고, 전력은 더 커지고, 발열은 더 심해짐. 질문이 "GPU가 얼마나 빠른가"에서 "그 빠른 칩을 어떻게 하나의 시스템으로 묶는가"로 이동.
예전 서버 PCB가 한적한 2차선 도로였다면, AI PCB는 신호·전력·접지·차폐층이 수십 겹 쌓인 입체 고속도로 망.
03기술적 맥락 — 케이블리스와 고층화
1
케이블리스 구조렉 뒤 구리 케이블(국수 다발)을 스위치 트레이·미드플레인·CX9/CPX 보드 같은 다층 PCB 내부 라우팅으로 대체. 신호손실·조립시간·냉각복잡도·고장진단 문제 해소.
2
초고다층화한정된 두께 안에 신호·전원·접지·차폐층을 더 촘촘히. 루빈 세대 스위치 트레이 24층 HDI, 미드플레인·CX9/CPX 보드는 최대 104층 추정(트렌드포스).
3
고급 소재 전환신호가 빨라지며 재료 자체가 성능 좌우. M8/M9급 저손실 CCL, 표면 거칠기 낮은 HVLP4 동박(표피효과 대응), Q글래스.
04전략적 의미 — 전력과 패키징 융합
| 변화 | 내용 |
|---|---|
| 800VDC 전력 | 기존 54VDC로는 차세대 AI 서버 전력 부족. 고전압으로 전류·손실·발열 제곱 감소 |
| 렉당 전력 | 차세대 하이퍼렉 최대 600KW급(2027 하반기 이후 목표치) — 중소형 건물 전력 수준 |
| CoP 패키징 | 패키지 기판·인터포저·메인 PCB 경계가 가까워짐. PCB가 반도체 패키징 정밀도로 수렴 |
05수혜 밸류체인 4축 비교
| 기업(예시) | 전공 분야 | 관전 포인트 |
|---|---|---|
| 이수페타시스 | 초고다층 MLB(서버·네트워크용) | 케이블→PCB 연결 전환의 직접 수혜 |
| 두산전자BG | CCL 소재 | M8/M9급 저손실 소재 병목 |
| 롯데에너지머티리얼즈 | HVLP 동박 | 일본계가 강한 고부가 회로박 시장 진입 여부 |
| 대덕전자·심텍·코리아써키트 | 패키지 기판(플립칩 BGA·ABF) | AI 가속기 칩 자체 낙수 효과 |
06활용 시나리오
1
투자 관점Q(물량)뿐 아니라 P(단가) 상승. PCB의 '신분 상승'에 따른 밸류체인 분화 추적.
2
산업 분석AI 인프라 병목이 GPU→전력→냉각→네트워크→기판으로 이동하는 흐름 파악.
3
기술 검증루빈·카이버 실제 양산 사양, 미드플레인 케이블 대체율, 소재 공급 타이트함, 한국 기업 고다층 매출·수율 모니터링.
07현황 및 전망
진짜 승자는 '기술을 말하는 기업'이 아니라 고객 요구 품질을 반복해서 찍어낼 수 있는(수율 확보) 기업일 가능성이 높음. 층수 100층·600KW·CoP 등은 모두 특정 보드·세대·리포트의 추정이 섞여 있어 확정 양산 기술처럼 단정 금지. 다만 방향성(고속·고전력·고밀도)은 분명.
핵심: PCB 가격이 올랐다가 아니라, 초록색 판이 AI의 성능·전력·신뢰성을 좌우하는 핵심 인프라로 올라왔다는 것 — 병목이 어디로 이동하는지를 보여주는 사건.
08용어 사전
| 용어 | 한줄 설명 | 비유/예시 |
|---|---|---|
| PCB | 칩·부품을 얹고 전기 길을 새긴 인쇄회로기판 | 도시의 도로망 |
| CCL | 유리섬유·수지·동박을 압착한 PCB 핵심 원재료 | 기판의 뼈대 |
| HVLP 동박 | 표면 거칠기가 매우 낮은 고속신호용 구리박 | 매끈한 고속도로 노면 |
| 표피효과 | 고주파 전류가 구리 표면으로 몰리는 현상 | 빠른 차가 좁은 차선만 타고 달림 |
| 800VDC | 800V 직류 전력 구조 | 같은 전력을 더 적은 전류로 보내 손실 감소 |
| CoP | 칩·패키지·시스템 PCB 경계를 좁히는 차세대 패키징 | 중간 단계를 줄여 신호 경로 단축 |